Implementacija
Projekat je realizovan u jeziku VHDL. Razvoj, simulacija i testiranje vršeni su u programu ActiveHDL v6.2 pod operativnim sistemom Windows XP.
Sinteza na ciljni hardver, Xilinx Spartan-II FPGA cip, izvršena je korišcenjem paketa Synplify Pro v7.7.
Implentacija je uradena uz pomoc paketa Xilinx ISE 6 a cip sa sledecim karakterisikama: Device Family : Spartan 2, Device :xc2s200, Package : fg456, ...
